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🔧 SoC 내 AXI Master의 Transaction ID 충돌 방지 메커니즘 현대 칩 설계의 필수 지식 — 인터커넥트가 ID 충돌을 해결하는 원리를 파헤칩니다 🎯 왜 이 주제가 중요한가 현대적인 SoC(System-on-Chip)에는 CPU, GPU, DMA, 디스플레이 컨트롤러 등 수십 개의 AXI 마스터 가 하나의 공유 버스를 통해 메모리와 주변장치에 접근합니다. 이 마스터들은 서로 다른 IP 벤더가 독립적으로 설계하는 경우가 대부분인데, 각자 발급하는 트랜잭션 ID가 겹칠 가능성은 언제든 존재합니다. 만약 ID 충돌이 발생하면 데이터가 엉뚱한 마스터에게 전달되거나, 응답 순서가 꼬여 시스템이 멈추는 치명적 오류로 이어집니다. 이 글에서는 AXI 프로토콜과 인터커넥트가 이 문제를 어떻게 우아하게 해결하는지 깊이 있게 살펴봅니다. 📚 AXI ID의 역할과 트랜잭션 순서 규칙 🏷️ ID 신호의 정체 AXI 프로토콜에서 ID 신호(AWID, ARID, WID, RID, BID)는 단순한 식별 번호가 아닙니다. 이 ID는 트랜잭션의 순서 규칙(Ordering Rule) 을 결정하는 핵심 파라미터입니다. ▶ 동일한 ID (Same ID) — 같은 ID를 가진 트랜잭션들은 반드시 발행된 순서대로 완료되어야 합니다(In-order). 데이터 일관성의 기본 보장입니다. ▶ 서로 다른 ID (Different IDs) — ID가 다르면 완료 순서가 바뀌어도 무방합니다(Out-of-order). 느린 슬레이브의 응답을 기다리지 않고 빠른 슬레이브의 결과를 먼저 받을 수 있어 시스템 처리량(Throughput)을 극대화 하는 핵심 기재입니다. ⚠️ 문제의 본질: ID 중복 가능성 각 마스터 IP는 독립적으로 설계됩니다. A 업체의 DMA 마스터도 ID=0 을 사용하고, B 업체의 고성능 인터페이스 마스터도 ID=0 을 사용할 수 있습니다. 이들이 공유 인터커넥트를 통해 하나의 DRAM 컨트롤러에 접근하면, 슬레이브는 ...

🔌 NoC(Network-on-Chip) 완전 정복 — SoC 설계의 핵심 인터커넥트 기술 반도체 SoC 내부 통신의 패러다임 전환, Crossbar에서 NoC로 | 데이터 흐름·라우팅·실무 설계 관점까지 💡 한 줄 요약: SoC 내부 IP가 10개를 넘어서는 순간, 전통적인 Crossbar 배선은 물리적 한계에 부딪힙니다. NoC(Network-on-Chip) 는 패킷 기반 네트워크로 이 문제를 해결하며, 2026년 현재 모바일 AP·AI 가속기·자동차 SoC의 사실상 표준 인터커넥트로 자리잡았습니다. 📌 Crossbar vs NoC — 패러다임이 바뀐 이유 기존 Crossbar(Multi-layer Interconnect) 방식은 모든 마스터와 슬레이브를 직접 물리적 전선으로 연결합니다. 출발지와 목적지마다 전용 도로 를 깔아주는 셈이죠. IP 수가 적을 때는 단순하고 빠르지만, 규모가 커지면 두 가지 치명적 문제에 직면합니다. ⚠️ 배선 혼잡 (Wiring Congestion) IP 수가 N개이면 배선 복잡도는 O(N²) 로 증가합니다. 수만 가닥의 구리선을 칩 내부에 배치하면 면적이 폭증하고, 제조 비용 역시 급등합니다. ⚡ 타이밍 & 전력 문제 전선이 길어지면 RC Delay 가 증가합니다. 고클럭 유지를 위해 리피터를 대량 삽입해야 하고, 이는 막대한 동적 전력 소모로 이어집니다. 반면 NoC 는 전용 도로 대신 고속도로 + 허브 시스템 을 구축합니다. 데이터를 패킷 단위로 쪼개 공유 경로를 통해 전송하고, 중간의 라우터(Router) 가 최적 경로를 안내합니다. 물리적 배선은 줄이되 논리적 연결성은 극대화한 것이죠. 🔄 Crossbar vs NoC 구조 비교 Crossbar (Point-to-Point) CPU ⟷ GPU ⟷ ✕ ⟷ DSP ⟷ DRAM 모든 노드 간 직접 연결 → O(N²) 배선 NoC (Packet-Switched) C...