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🔬 Verilog full_case·parallel_case 어트리뷰트의 메커니즘과 설계상 위험성 디지털 논리 설계 | Synthesis Directive | Simulation-Synthesis Mismatch 심층 분석 디지털 회로를 설계할 때 Verilog의 case 문 은 가장 빈번하게 사용하는 다중 분기 구문입니다. 그런데 이 단순해 보이는 구문에 full_case 와 parallel_case 라는 합성 지시어(Synthesis Directive)를 붙이는 순간, 시뮬레이션과 실제 하드웨어 사이에 보이지 않는 균열이 생깁니다. Clifford E. Cummings 교수가 이 둘을 "Evil Twins of Verilog Synthesis" 라고 불렀을 정도로, 업계에서는 오래전부터 경고해 온 고위험 요소입니다. 이 글에서는 두 지시어의 정확한 동작 원리, 불일치가 발생하는 구조적 원인, 그리고 현대적 대안까지 하나씩 파헤쳐 봅니다. 📐 Case 문의 표준 동작 원리 (IEEE 1364) 본격적으로 지시어를 분석하기 전에, Verilog 표준이 정의하는 case 문의 원칙 두 가지를 명확히 짚고 넘어가겠습니다. ▶ 우선순위 평가 (Priority Evaluation) case 문은 위에서 아래로 순차적 으로 평가됩니다. 여러 아이템이 동시에 매칭되더라도 가장 먼저 나오는 구문만 실행됩니다. 즉, 기본적으로 Priority Encoder 구조 를 내포하고 있습니다. ▶ 미완성 처리 (Incomplete Case) 가능한 비트 조합이 모두 나열되지 않고 default 도 없으면, 매칭되지 않는 입력에 대해 출력이 이전 값을 유지합니다. 조합 회로 문맥에서 이는 곧 의도치 않은 Latch 생성 을 의미합니다. 🏷️ 핵심 용어 정의 용어 정의 핵심 키워드 Full Case 모든 가능한 입력 조합(2ⁿ개)이 명시되었거나 default가 포함된 상태 완전성 (Complete...