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🛠️ Xcelium 시뮬레이션 파일 리스트 작성법 — SystemVerilog 컴파일 에러를 막는 5가지 골든 룰 SoC 검증 엔지니어를 위한 실전 가이드 | Cadence Xcelium · SystemVerilog · UVM Xcelium 시뮬레이션 환경에서 SystemVerilog 파일 리스트(f-list)를 올바르게 구성하는 것은 컴파일 에러의 80% 이상을 사전에 차단 하는 핵심 스킬입니다. 특히 ARM Cortex 시리즈나 Synopsys DesignWare 같은 대형 IP를 통합할 때, "모든 파일이 리스트에 있는데 왜 에러가 나지?"라는 상황을 자주 만나게 됩니다. 이 문제의 근본 원인은 SystemVerilog의 컴파일 단위(Compilation Unit) 메커니즘과 선언-참조 간의 의존성 구조에 있습니다. Cadence 공식 가이드와 업계에서 검증된 골든 룰(Golden Rule) 을 바탕으로, 에러 없는 시뮬레이션 환경 구축 전략을 정리했습니다. 💡 핵심 요약: Xcelium(xrun)은 파일 리스트를 위에서 아래로 순차 컴파일합니다. "참조 대상은 참조 시점 이전에 컴파일되어 있어야 한다" 는 원칙만 확실히 지키면 대부분의 에러를 예방할 수 있습니다. 📌 1. SystemVerilog 컴파일 메커니즘: 선(先) 선언, 후(後) 참조 SystemVerilog 시뮬레이터는 파일 리스트의 첫 줄부터 마지막 줄까지 순차적으로 파싱 합니다. 이 과정에서 가장 중요한 규칙은 단 하나입니다. ⚠️ "사용하기 전에 먼저 정의하라" (Define Before Use) 예를 들어 Module A 가 Package P 에 정의된 typedef 를 사용한다면, f-list에서 Package P 는 반드시 Module A 보다 앞에 위치해야 합니다. 순서가 뒤바뀌면 컴파일러는 해당 타입을 인식하지 못해 에러를 발생시킵니다. 2026년 현재 Xcelium 24....