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SystemVerilog automatic 키워드 완벽 가이드 생명주기, 합성 가능성, 그리고 실무 설계 가이드까지 — IEEE 표준과 Synopsys·Xilinx·Intel 문서를 기준으로 정리합니다. ▶ 한 줄 요약: automatic 은 스코프 진입마다 변수를 재할당하는 키워드로, Verilog의 정적 변수 모델과 달리 재진입 가능한 서브루틴과 안전한 동시 호출 을 가능케 합니다. RTL용 모든 task/function에 명시하는 것이 시뮬레이션·합성 불일치를 막는 정답입니다. 1. 왜 automatic 이 필요한가 SystemVerilog는 검증(UVM 클래스 메서드)과 합성(재진입 가능한 함수) 양쪽 요구를 동시에 만족해야 합니다. 그래서 두 가지 변수 생명주기(Variable Lifetime) 를 정의합니다. • Static — 시뮬레이션 시작 시 1회 할당, 종료까지 유지 (Verilog 전통 방식) • Automatic — 스코프 진입마다 재할당, 종료 시 소멸 (소프트웨어 스택 프레임과 동일) 기본 생명주기 규칙 (혼동의 출발점) 선언 위치 기본 생명주기 module / interface / program / package 내부 static class 메서드 내부 변수 automatic for (int i ...) 루프 변수 automatic task / function 내부 변수 상위 lifetime을 상속 (기본 static) ⚠️ 함정: 모듈 내부에 정의된 task/function은 자동으로 static 이 됩니다. RTL 설계자가 무심코 task add(...) 를 정의하면, 두 곳에서 동시 호출 시 내부 변수가 공유되어 데이터가 오염됩니다. 2. Static vs Automatic — 동작 차이 한눈에 관점 Static Automatic 초기화 시점 타임 0에서 1회 스코프 진입 시마다 메모리 공유 ...

🛠️ Xcelium 시뮬레이션 파일 리스트 작성법 — SystemVerilog 컴파일 에러를 막는 5가지 골든 룰 SoC 검증 엔지니어를 위한 실전 가이드 | Cadence Xcelium · SystemVerilog · UVM Xcelium 시뮬레이션 환경에서 SystemVerilog 파일 리스트(f-list)를 올바르게 구성하는 것은 컴파일 에러의 80% 이상을 사전에 차단 하는 핵심 스킬입니다. 특히 ARM Cortex 시리즈나 Synopsys DesignWare 같은 대형 IP를 통합할 때, "모든 파일이 리스트에 있는데 왜 에러가 나지?"라는 상황을 자주 만나게 됩니다. 이 문제의 근본 원인은 SystemVerilog의 컴파일 단위(Compilation Unit) 메커니즘과 선언-참조 간의 의존성 구조에 있습니다. Cadence 공식 가이드와 업계에서 검증된 골든 룰(Golden Rule) 을 바탕으로, 에러 없는 시뮬레이션 환경 구축 전략을 정리했습니다. 💡 핵심 요약: Xcelium(xrun)은 파일 리스트를 위에서 아래로 순차 컴파일합니다. "참조 대상은 참조 시점 이전에 컴파일되어 있어야 한다" 는 원칙만 확실히 지키면 대부분의 에러를 예방할 수 있습니다. 📌 1. SystemVerilog 컴파일 메커니즘: 선(先) 선언, 후(後) 참조 SystemVerilog 시뮬레이터는 파일 리스트의 첫 줄부터 마지막 줄까지 순차적으로 파싱 합니다. 이 과정에서 가장 중요한 규칙은 단 하나입니다. ⚠️ "사용하기 전에 먼저 정의하라" (Define Before Use) 예를 들어 Module A 가 Package P 에 정의된 typedef 를 사용한다면, f-list에서 Package P 는 반드시 Module A 보다 앞에 위치해야 합니다. 순서가 뒤바뀌면 컴파일러는 해당 타입을 인식하지 못해 에러를 발생시킵니다. 2026년 현재 Xcelium 24....

🔧 폐쇄망 SoC 설계 환경을 위한 가볍고 강력한 Vim 구축 가이드 SoC(System on Chip) 설계 엔지니어라면 폐쇄망 서버 환경 에서 수백만 라인의 RTL 코드와 씨름하는 일상이 익숙할 것입니다. 외부 인터넷이 차단된 환경에서 VSCode나 LSP 기반 IDE는 사실상 무용지물. 이 가이드에서는 외부 의존성 제로 로 Vim을 최강의 SoC 개발 도구로 만드는 전략을 단계별로 소개합니다. 특히 Xcelium, VCS 같은 시뮬레이터와의 연동이 어렵고, LSP 서버를 띄울 수 없는 보안 환경에서도 '속도' 와 '탐색' 두 마리 토끼를 잡는 방법에 집중합니다. 대용량 로그 파일(수백 MB~수 GB)까지 거뜬히 처리하는 성능 최적화 팁도 함께 담았습니다. 💡 이 가이드의 핵심 원칙: 모든 설정은 인터넷 없이 동작하며, Python/Node.js 등 외부 런타임에 의존하지 않습니다. 🏷️ 1. 코드 탐색의 핵심 — Universal Ctags LSP를 사용할 수 없는 환경에서 대규모 Verilog/SystemVerilog 프로젝트 의 모듈 인스턴스를 추적하는 가장 확실한 방법은 Ctags 입니다. 단순히 파일을 여는 것을 넘어, 함수 정의나 모듈 선언부로 즉시 점프 할 수 있습니다. ⚡ Universal Ctags vs Exuberant Ctags → Universal Ctags는 Exuberant Ctags의 후속 프로젝트로, SystemVerilog 2017 구문 을 완벽 지원합니다. → interface, class, constraint, covergroup 등 최신 SV 키워드를 정확하게 파싱합니다. 폐쇄망에서는 외부에서 바이너리를 다운로드한 뒤 USB 등으로 서버에 옮겨 설치합니다. 설치 후 프로젝트 루트에서 태그 파일을 생성하세요: # 프로젝트 루트에서 tags 파일 생성 ctags -R . # SystemVerilog 전용 옵션 (더 정확한 파싱) ctags ...