🔧 SoC 내 AXI Master의 Transaction ID 충돌 방지 메커니즘
현대 칩 설계의 필수 지식 — 인터커넥트가 ID 충돌을 해결하는 원리를 파헤칩니다
🎯 왜 이 주제가 중요한가
현대적인 SoC(System-on-Chip)에는 CPU, GPU, DMA, 디스플레이 컨트롤러 등 수십 개의 AXI 마스터가 하나의 공유 버스를 통해 메모리와 주변장치에 접근합니다. 이 마스터들은 서로 다른 IP 벤더가 독립적으로 설계하는 경우가 대부분인데, 각자 발급하는 트랜잭션 ID가 겹칠 가능성은 언제든 존재합니다. 만약 ID 충돌이 발생하면 데이터가 엉뚱한 마스터에게 전달되거나, 응답 순서가 꼬여 시스템이 멈추는 치명적 오류로 이어집니다. 이 글에서는 AXI 프로토콜과 인터커넥트가 이 문제를 어떻게 우아하게 해결하는지 깊이 있게 살펴봅니다.
📚 AXI ID의 역할과 트랜잭션 순서 규칙
🏷️ ID 신호의 정체
AXI 프로토콜에서 ID 신호(AWID, ARID, WID, RID, BID)는 단순한 식별 번호가 아닙니다. 이 ID는 트랜잭션의 순서 규칙(Ordering Rule)을 결정하는 핵심 파라미터입니다.
▶ 동일한 ID (Same ID) — 같은 ID를 가진 트랜잭션들은 반드시 발행된 순서대로 완료되어야 합니다(In-order). 데이터 일관성의 기본 보장입니다.
▶ 서로 다른 ID (Different IDs) — ID가 다르면 완료 순서가 바뀌어도 무방합니다(Out-of-order). 느린 슬레이브의 응답을 기다리지 않고 빠른 슬레이브의 결과를 먼저 받을 수 있어 시스템 처리량(Throughput)을 극대화하는 핵심 기재입니다.
⚠️ 문제의 본질: ID 중복 가능성
각 마스터 IP는 독립적으로 설계됩니다. A 업체의 DMA 마스터도 ID=0을 사용하고, B 업체의 고성능 인터페이스 마스터도 ID=0을 사용할 수 있습니다. 이들이 공유 인터커넥트를 통해 하나의 DRAM 컨트롤러에 접근하면, 슬레이브는 두 ID=0을 구분할 방법이 없습니다. 결과는? 데이터 혼선, 엉뚱한 응답 전달, 시스템 크래시 — 치명적인 하드웨어 버그입니다.
📐 AXI 프로토콜의 설계 철학
AMBA AXI 규격(ARM IHI 0022)에서는 ID 충돌 문제의 책임을 개별 마스터 IP에게 돌리지 않습니다. 대신 시스템을 구성하는 인터커넥트(Interconnect) 또는 NoC(Network-on-Chip)가 이 문제를 해결해야 한다고 명시하고 있습니다. 이는 매우 현명한 설계 철학입니다 — 마스터는 자기 내부 로직에만 집중하고, 시스템 수준의 고유성은 인프라가 보장하는 구조입니다.
📏 ID 폭(Width)의 가변성
→ 마스터 측 ID 폭: 통상 2~4비트 정도로 작습니다. 마스터 내부에서 동시에 관리할 Outstanding 트랜잭션 수가 제한적이기 때문입니다.
→ 슬레이브 측 ID 폭: 인터커넥트를 거치면서 확장됩니다. 슬레이브는 연결 가능한 모든 마스터의 ID를 수용할 수 있도록 8~12비트 이상의 넉넉한 ID 비트를 지원하도록 설계됩니다.
⚙️ 핵심 메커니즘: ID 확장(ID Expansion)
마스터들이 서로 어떤 규칙도 공유하지 않는데 ID가 충돌하지 않는 비밀은, 인터커넥트가 수행하는 ID 가상화(ID Virtualization) 또는 ID 확장(ID Appending) 기법에 있습니다.
🔑 Master Port ID Appending 기법
인터커넥트는 각 마스터가 연결되는 물리적 포트(Slave Port)를 알고 있습니다. 마스터의 트랜잭션이 인터커넥트로 들어오는 순간, ID의 상위 비트에 '마스터 고유 번호(Prefix)'를 강제로 붙입니다.
| 단계 |
Master A (Port 0) |
Master B (Port 1) |
| 마스터 발급 ID |
0x1 |
0x1 |
| 인터커넥트 통과 후 |
0x01 (Prefix 0 추가) |
0x11 (Prefix 1 추가) |
| 슬레이브가 보는 ID |
고유 — 충돌 없음 ✅ |
고유 — 충돌 없음 ✅ |
슬레이브가 작업을 마치고 응답을 보낼 때 확장된 ID를 그대로 돌려주면(ID Reflection), 인터커넥트는 상위 Prefix 비트를 보고 어느 마스터 포트로 응답을 라우팅할지 판단합니다. 그 후 상위 비트를 제거하고 마스터에게는 원래의 ID 값만 깔끔하게 전달합니다.
🔄 고급 기법: ID 리매핑(Remapping) 테이블
최신 NoC(Network-on-Chip) 구조에서는 단순 비트 추가 방식의 한계를 넘어 리매핑 테이블을 사용하기도 합니다. 마스터의 {Port, Original ID} 조합을 NoC 내부의 가용 ID 풀(Pool)에 동적으로 매핑하여, 슬레이브 측의 ID 비트 낭비를 줄이고 더 많은 마스터를 효율적으로 수용합니다. Arm의 CoreLink CCI/CMN 시리즈, Synopsys의 DWC NoC IP 등이 이 방식을 적극 활용하고 있습니다.
📊 설계 및 성능에 미치는 영향
🏗️ 설계 측면
→ 슬레이브 설계 부담 증가: 슬레이브 IP는 시스템에서 결정되는 최대 ID 비트 수를 수용해야 합니다. 슬레이브가 지원하는 ID 폭보다 확장 ID가 크다면, 여러 마스터의 ID를 하나로 합치는 ID Compression이 필요하며 이는 성능 희생을 수반합니다.
→ 면적 및 타이밍 영향: ID 비트 수가 늘어나면 인터커넥트의 버스 폭이 넓어지고, 응답 경로의 디코딩 로직이 복잡해져 칩 면적 증가와 타이밍 클로저(Timing Closure) 난이도 상승으로 이어질 수 있습니다. 최신 고성능 SoC에서는 이 트레이드오프가 설계 초기 단계부터 중요한 아키텍처 결정 사항입니다.
🚀 성능 및 보안 측면
→ 독립성 보장: ID 확장 덕분에 각 마스터는 다른 마스터의 존재를 전혀 인식하지 않고도 자신의 트랜잭션을 비순차적(Out-of-order)으로 처리할 수 있습니다. 이는 시스템 전체 대역폭 활용률을 극대화하는 핵심입니다.
→ 하드웨어 수준 보안 격리: 확장된 ID는 트랜잭션의 출처를 하드웨어 수준에서 명확히 구분합니다. 특정 마스터가 다른 마스터의 응답을 가로채거나 위조하는 공격을 원천 차단할 수 있으며, 이는 TrustZone이나 SMMU(System Memory Management Unit)와 결합하여 더욱 강력한 보안 경계를 형성합니다.
💡 실무에서 자주 만나는 시나리오
SoC 통합 과정에서 설계자가 실제로 직면하는 ID 관련 이슈들을 정리하면 다음과 같습니다:
🔸 ID Aliasing 문제: 슬레이브의 ID 비트가 부족하여 서로 다른 마스터의 확장 ID가 같은 값으로 잘려나가는 경우입니다. 이때 해당 마스터들 사이에는 In-order가 강제되어 Out-of-order의 성능 이점을 잃게 됩니다. 벤치마크에서 원인 모를 대역폭 저하가 발견되면 이 현상을 의심해야 합니다.
🔸 ID 폭 불일치: 서드파티 IP를 통합할 때, 해당 슬레이브의 ID 폭이 시스템 요구사항보다 좁은 경우가 종종 있습니다. 이 경우 인터커넥트 설정에서 ID Narrowing 옵션을 활성화하거나, 별도의 ID 브릿지를 삽입해야 합니다.
🔸 디버그 난이도: ID 확장은 투명하게 이루어지므로, 마스터 관점에서 보는 ID와 슬레이브 관점에서 보는 ID가 다릅니다. 실리콘 디버그 시 로직 분석기로 버스를 관측할 때 이 변환 규칙을 정확히 알고 있어야 트랜잭션 추적이 가능합니다.
✅ 핵심 결론 및 시사점
🧠 "마스터는 자유롭게, 인터커넥트는 책임지고, 슬레이브는 넉넉하게"
SoC 내부에서 다수의 AXI 마스터가 사용하는 ID가 겹쳐도 문제가 없는 이유는 인터커넥트가 '교통 관제소' 역할을 수행하기 때문입니다. 마스터는 각자 고립된 환경에서 임의의 ID를 발급하지만, 인터커넥트가 물리적 포트 정보를 기반으로 ID에 고유한 '꼬리표(Prefix)'를 붙여 슬레이브로 전달함으로써 충돌을 원천 봉쇄합니다.
✓ 마스터 IP 설계자: 외부 시스템의 ID 중복을 걱정할 필요 없이 내부 로직의 순서 제어에만 집중하면 됩니다. 이는 IP 재사용성을 극대화하는 핵심 원리입니다.
✓ SoC 통합자: 인터커넥트 설정 시 각 슬레이브의 ID Capability를 반드시 확인하고, 마스터 수에 따른 ID 비트 확장이 충분히 이루어지도록 구성해야 합니다.
✓ 성능 엔지니어: 슬레이브의 ID 비트 제한으로 여러 마스터의 ID가 하나로 묶이는 Aliasing이 발생하면, 해당 마스터들 간 트랜잭션 순서가 강제되어 성능 저하가 일어남을 인지하고, 시스템 수준의 ID 할당 전략을 수립해야 합니다.
📖 Reference: ARM AMBA AXI and ACE Protocol Specification (IHI 0022) · Understanding AXI Ordering Model (ARM Documentation 102202)
📄 Raw Data
# SoC 내 AXI Master의 Transaction ID 충돌 방지 및 관리 메커니즘 리서치
## 1. 질문 파악
현대적인 SoC(System-on-Chip) 설계에서 AXI(Advanced eXtensible Interface) 프로토콜은 고성능 데이터 전송을 위한 표준으로 자리 잡고 있습니다. 설계자는 다수의 마스터(CPU, GPU, DMA 등)가 동일한 버스 구조 내에서 각자의 ID를 가지고 트랜잭션을 수행할 때, **'ID의 독립성'**이 어떻게 보장되는지 의문을 갖게 됩니다. 특히 서로 다른 설계 주체(IP Vendor 등)가 만든 마스터들이 사전에 약속되지 않은 ID를 사용할 때 발생할 수 있는 충돌(Collision) 가능성과 이를 시스템 수준에서 해결하는 기술적 방안을 분석하는 것이 본 리서치의 목적입니다.
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## 2. 기초 정보 (Foundation)
### AXI ID의 역할과 트랜잭션 순서(Ordering)
AXI 프로토콜에서 ID 신호(AWID, ARID, WID, RID, BID)는 단순한 식별자가 아니라 **'트랜잭션의 순서 규칙'**을 결정하는 핵심 파라미터입니다.
* **동일한 ID (Same ID):** 특정 마스터가 보낸 동일한 ID의 트랜잭션들은 반드시 발행된 순서대로 완료되어야 합니다(In-order).
* **서로 다른 ID (Different IDs):** ID가 다르면 트랜잭션의 완료 순서가 바뀌어도 무방합니다(Out-of-order). 이는 슬레이브의 응답 속도가 다를 때 시스템 전체의 처리량(Throughput)을 높이는 핵심 기재입니다.
### 문제의 본질: ID의 중복 가능성
각 마스터 IP는 독립적으로 설계됩니다. 예를 들어, A라는 업체에서 만든 DMA 마스터도 `ID=0`을 사용하고, B라는 업체에서 만든 고성능 인터페이스 마스터도 `ID=0`을 사용할 수 있습니다. 이들이 공유 버스(Interconnect)를 통해 하나의 슬레이브(예: DRAM Controller)에 접근할 때, 슬레이브 입장에서는 두 `ID=0`을 구분할 방법이 없으며, 이는 데이터가 섞이거나 엉뚱한 마스터에게 응답이 전달되는 치명적인 시스템 오류를 유발합니다.
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## 3. 현황 데이터 및 기술 표준 (Current State)
### AXI 프로토콜의 관점
AMBA AXI 규격(ARM IHI 0022 등)에서는 ID 충돌 문제를 마스터 개별 IP의 책임으로 돌리지 않습니다. 대신, 시스템을 구성하는 **'Interconnect(또는 NoC, Network-on-Chip)'**가 이 문제를 해결해야 한다고 명시하고 있습니다.
### ID 폭(Width)의 가변성
* **Master 측 ID 폭:** 통상 2~4비트 정도로 작게 유지하는 경우가 많습니다. (마스터 내부에서 관리할 트랜잭션 수가 제한적이기 때문)
* **Slave 측 ID 폭:** 인터커넥트를 거치면서 ID 폭이 확장됩니다. 슬레이브는 자신에게 연결될 수 있는 모든 마스터의 ID를 수용할 수 있을 만큼 충분한 ID 비트(예: 8~12비트 이상)를 지원하도록 설계됩니다.
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## 4. 원인 및 해결 분석 (Mechanism: ID Expansion)
마스터들이 서로 규칙을 공유하지 않아도 ID가 충돌하지 않는 이유는 인터커넥트가 수행하는 **'ID 가상화(ID Virtualization)'** 또는 **'ID 확장(ID Appending)'** 기법 덕분입니다.
### ID 확장 기법 (Master Port ID Appending)
인터커넥트는 각 마스터가 연결되는 물리적인 포트(Slave Port)를 알고 있습니다. 마스터가 보낸 트랜잭션이 인터커넥트로 들어오는 순간, 인터커넥트는 해당 트랜잭션 ID의 상위 비트에 **'마스터 고유 번호(Prefix)'**를 강제로 붙입니다.
* **Master A (Port 0):** `ID=0x1` 발급 → 인터커넥트 통과 → `ID=0x01` (상위 0번 비트 추가)
* **Master B (Port 1):** `ID=0x1` 발급 → 인터커넥트 통과 → `ID=0x11` (상위 1번 비트 추가)
이 과정을 통해 슬레이브로 전달되는 최종 ID는 시스템 전체에서 유일(Unique)함이 보장됩니다. 슬레이브가 작업을 마치고 응답을 보낼 때 이 확장된 ID를 그대로 돌려주면(ID Reflection), 인터커넥트는 상위 비트(Prefix)를 보고 어느 마스터 포트로 응답을 돌려줄지 판단한 뒤, 다시 상위 비트를 제거하고 마스터에게 원래의 ID 값만 전달합니다.
### ID 리매핑(Remapping) 테이블
최신 NoC 구조에서는 단순 비트 추가 방식 외에도 리매핑 테이블을 사용하기도 합니다. 마스터의 ID 조합을 NoC 내부의 가용 ID 풀(Pool)에 매핑하여 슬레이브 측의 ID 비트 낭비를 줄이는 방식입니다.
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## 5. 영향 및 파급 효과 (Impact)
### 설계 측면의 영향
1. **슬레이브 설계 부담:** 슬레이브 IP는 시스템 설계 시 결정되는 최대 ID 비트 수를 수용할 수 있도록 설계되어야 합니다. 만약 슬레이브가 지원하는 ID 폭보다 시스템에서 요구하는 확장 ID 폭이 크다면, 일부 마스터의 ID를 강제로 하나로 합치거나(ID Compression) 성능 희생이 따르는 직렬화 과정을 거쳐야 합니다.
2. **면적 및 타이밍:** ID 비트 수가 늘어나면 인터커넥트의 버스 폭이 넓어지고 응답 경로의 로직이 복잡해져 칩 면적이 증가하고 타이밍 클로저(Timing Closure)가 어려워질 수 있습니다.
### 성능 측면의 영향
* **독립성 보장:** ID 확장을 통해 각 마스터는 다른 마스터의 존재를 신경 쓰지 않고 자신의 트랜잭션을 비순차적(Out-of-order)으로 처리할 수 있어 시스템 효율이 극대화됩니다.
* **보안 및 격리:** 확장된 ID는 하드웨어 수준에서 트랜잭션의 출처를 명확히 구분해 주므로, 특정 마스터가 다른 마스터의 응답을 가로채는 등의 보안 사고를 원천 차단합니다.
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## 6. 결론 및 시사점 (Conclusion)
SoC 내부에서 다수의 AXI 마스터가 사용하는 ID가 겹쳐도 문제가 없는 이유는 **인터커넥트(Interconnect)가 '교통 관제소' 역할**을 수행하기 때문입니다. 마스터는 각자 고립된 환경에서 임의의 ID를 발급하지만, 인터커넥트가 물리적 포트 정보를 기반으로 ID에 고유한 '꼬리표(Prefix)'를 붙여 슬레이브로 전달함으로써 충돌을 방지합니다.
**핵심 시사점:**
* 마스터 IP 설계자는 외부 시스템의 ID 중복을 걱정할 필요 없이 내부 로직의 순서 제어에만 집중하면 됩니다.
* 시스템 통합자(SoC Designer)는 인터커넥트 설정 시 각 슬레이브가 받아들일 수 있는 **'ID Capability'**를 확인하고, 마스터 수에 따른 ID 비트 확장이 충분히 이루어지도록 구성해야 합니다.
* 만약 슬레이브의 ID 비트 제한으로 인해 여러 마스터의 ID가 하나로 묶이는 경우(Aliasing), 해당 마스터들 간에는 트랜잭션 순서가 강제되어 성능 저하가 발생할 수 있음을 인지해야 합니다.
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## References
- [ARM AMBA AXI and ACE Protocol Specification](https://developer.arm.com/documentation/ihi0022/e)
- [Understanding AXI Ordering Model](https://developer.arm.com/documentation/102202/0300/Transaction-ordering)
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