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SystemVerilog automatic 키워드 완벽 가이드 생명주기, 합성 가능성, 그리고 실무 설계 가이드까지 — IEEE 표준과 Synopsys·Xilinx·Intel 문서를 기준으로 정리합니다. ▶ 한 줄 요약: automatic 은 스코프 진입마다 변수를 재할당하는 키워드로, Verilog의 정적 변수 모델과 달리 재진입 가능한 서브루틴과 안전한 동시 호출 을 가능케 합니다. RTL용 모든 task/function에 명시하는 것이 시뮬레이션·합성 불일치를 막는 정답입니다. 1. 왜 automatic 이 필요한가 SystemVerilog는 검증(UVM 클래스 메서드)과 합성(재진입 가능한 함수) 양쪽 요구를 동시에 만족해야 합니다. 그래서 두 가지 변수 생명주기(Variable Lifetime) 를 정의합니다. • Static — 시뮬레이션 시작 시 1회 할당, 종료까지 유지 (Verilog 전통 방식) • Automatic — 스코프 진입마다 재할당, 종료 시 소멸 (소프트웨어 스택 프레임과 동일) 기본 생명주기 규칙 (혼동의 출발점) 선언 위치 기본 생명주기 module / interface / program / package 내부 static class 메서드 내부 변수 automatic for (int i ...) 루프 변수 automatic task / function 내부 변수 상위 lifetime을 상속 (기본 static) ⚠️ 함정: 모듈 내부에 정의된 task/function은 자동으로 static 이 됩니다. RTL 설계자가 무심코 task add(...) 를 정의하면, 두 곳에서 동시 호출 시 내부 변수가 공유되어 데이터가 오염됩니다. 2. Static vs Automatic — 동작 차이 한눈에 관점 Static Automatic 초기화 시점 타임 0에서 1회 스코프 진입 시마다 메모리 공유 ...