🔌 SoC 피드쓰루(Feed-through) 완벽 가이드 — 물리 설계와 파워 플랜의 핵심 전략
SoC Physical Design · Power Planning · Signal Integrity · 2026 최신 트렌드 반영
SoC(System on Chip) 물리 설계에서 피드쓰루(Feed-through)는 배선 혼잡도를 해소하고 타이밍을 최적화하는 핵심 기법입니다. 수십억 개의 트랜지스터가 집적된 현대 SoC는 거대한 도시와 같아서, 블록 간 신호를 효율적으로 전달하는 '관통 고속도로'가 반드시 필요합니다. 이 글에서는 피드쓰루의 개념부터 파워 플랜 리스크, 그리고 실무 운용 전략까지 깊이 있게 다룹니다.
📌 1. 피드쓰루(Feed-through) 방식이란?
피드쓰루란 특정 기능 블록(IP 또는 Macro)을 물리적으로 가로질러 다른 블록으로 신호를 전달하는 배선 방식입니다. A 도시에서 C 도시로 가기 위해, 중간에 있는 B 도시의 상공이나 지하를 관통하는 '고속도로'를 건설하는 것과 같은 원리입니다.
블록 B의 내부 로직과는 전혀 무관하지만, 물리적으로 블록 B의 영역을 통과하여 목적지에 도달합니다. Top-level에서 라우팅 공간이 부족하거나, 타이밍 최적화를 위해 경로를 단축해야 할 때 주로 사용됩니다.
🟦 Source Block A
→
🟨 Block B
(Signal just passes through)
→
🟦 Destination Block C
⚡ 2. 피드쓰루의 장점과 리스크
✅ 주요 장점
▶ 배선 혼잡도(Congestion) 완화 — 블록 사이의 좁은 채널에만 배선을 집중시키지 않고, 블록 내부의 빈 레이어를 활용하여 전체적인 배선 효율을 높입니다.
▶ 타이밍 최적화 — 신호가 블록을 우회하지 않고 직선으로 가로지르므로 와이어 길이가 짧아지고, 신호 지연(Latency)이 크게 감소합니다.
▶ 면적 효율성 — 블록 사이의 간격(Keep-out margin)을 넓히지 않아도 되므로 칩 전체 면적을 줄이는 데 유리합니다.
⚠️ 리스크 및 단점
▶ 물리적 복잡도 증가 — 블록 B 설계 시 자신의 로직뿐만 아니라 '통과하는 배선'을 위한 포트와 공간을 미리 확보해야 합니다.
▶ 신호 무결성(SI) 문제 — 블록 B 내부의 고속 스위칭 신호가 피드쓰루 신호와 인접할 경우 크로스토크(Crosstalk) 현상이 발생하여 데이터 오류가 생길 수 있습니다.
▶ 타이밍 클로저 난이도 상승 — 피드쓰루 신호가 너무 길어지면 블록 내부에 버퍼(Buffer)를 삽입해야 하며, 이는 블록 설계의 수정을 요구합니다.
🔋 3. 파워 플랜(Power Plan)과 피드쓰루의 동작
피드쓰루 방식은 전력망 설계인 파워 플랜과 밀접한 관련이 있습니다. 특히 전압 도메인(Voltage Domain)이 다를 때 그 복잡성은 극대화됩니다.
🔌 전압 도메인이 다른 경우
신호를 보내는 블록 A가 1.0V이고, 가로지르는 블록 B가 0.8V 도메인이라면 다음 두 가지를 반드시 고려해야 합니다.
① 아이솔레이션(Isolation)
피드쓰루 배선은 블록 B의 전원망과 전기적으로 완전히 분리되어야 합니다. 보통 상위 금속 레이어(Higher Metal Layer)를 사용하여 블록 B의 로직 배선과 층을 달리합니다.
② 레벨 시프터(Level Shifter) 고려
피드쓰루 도중 버퍼 삽입이 필요하다면, 블록 B의 전원을 사용할 경우 레벨 시프터가 필수이고, 블록 A의 전원을 끌어온다면 블록 B 내부에 Secondary Power Rail을 추가로 설계해야 하는 운영적 부담이 생깁니다.
⏱ 클락 도메인(Clock Domain)이 다른 경우
피드쓰루 신호는 보통 '단순 통과'이므로 물리적으로는 와이어일 뿐입니다. 하지만 타이밍 분석 관점에서는 매우 까다롭습니다. 블록 B의 클락과 무관하게 신호가 지나가기 때문에, P&R 툴이 이 신호를 블록 B의 일부로 오해하지 않도록 False Path 설정이나 물리적 제약 조건을 정교하게 걸어줘야 합니다.
🛡 4. 파워 플랜 리스크와 운용 시 주의사항
파워 플랜 관점에서 피드쓰루를 잘못 다루면 칩 전체의 안정성이 흔들릴 수 있습니다. 대표적인 리스크 두 가지를 살펴보겠습니다.
⚡ IR Drop 리스크
피드쓰루 배선이 특정 레이어를 과도하게 점유하면, 파워 메쉬(Power Mesh)가 끊기거나 좁아질 수 있습니다. 이는 전압 강하(IR Drop)를 유발해 블록 성능 저하로 이어집니다.
🔥 EM(Electromigration) 문제
좁은 공간에 피드쓰루 배선과 파워 라인이 밀집되면 전류 밀도가 높아져 금속 배선이 끊어지는 일렉트로마이그레이션 문제가 발생할 수 있습니다.
🔧 실무 운용 체크리스트
✓ Feed-through Port 정의 — 블록 설계 초기 단계(Floorplan)에서 피드쓰루 신호의 입출력 포트 위치를 정확히 고정해야 합니다.
✓ Keep-out Zone 설정 — 피드쓰루 배선 주변에 일정한 간격을 두어 노이즈 간섭을 최소화해야 합니다. 일반적으로 배선 폭의 2~3배 간격을 권장합니다.
✓ Hierarchy 구조 관리 — Top-level 설계자와 Block-level 설계자 간의 긴밀한 커뮤니케이션이 필수입니다. 블록 내부의 White space가 피드쓰루를 수용할 수 있는지 미리 계산해야 합니다.
✓ DRC/LVS 검증 강화 — 피드쓰루 경로에 대해 별도의 Design Rule Check를 수행하고, 전압 도메인 경계에서의 위반 사항을 철저히 검증해야 합니다.
🏗 5. 물리적 레이어 구조 — 한눈에 보기
피드쓰루가 적용된 블록의 단면을 레이어별로 살펴보면 다음과 같습니다.
🔝 Top Metal Layer (M9~M11)
═══════ Feed-through Wire: Block A → Block C ═══════
↕ Isolation Gap (전기적 분리 구간)
⚡ Mid Metal Layer (M4~M8)
Block B의 Power Mesh (VDD/VSS) — 관통 배선으로 인한 Mesh 단절 주의
🔧 Lower Metal Layer (M1~M3)
Block B의 Logic Gates & Local Routing
🚀 6. 2026년 최신 트렌드 — 3nm 이하 공정에서의 피드쓰루
반도체 공정이 3nm, 2nm 세대로 진입하면서 피드쓰루 설계는 새로운 국면을 맞이하고 있습니다. TSMC N3E, Samsung 2nm GAA(Gate-All-Around) 공정 등에서는 다음과 같은 변화가 두드러집니다.
→ BSPDN(Back-Side Power Delivery Network) — 전원망을 칩 뒷면으로 옮기는 기술이 상용화되면서, 피드쓰루 배선이 차지하던 상위 메탈 레이어의 여유가 크게 늘어나고 있습니다. Intel의 PowerVia와 TSMC의 BSPDN이 대표적입니다.
→ 3D-IC/Chiplet 구조와의 시너지 — UCIe(Universal Chiplet Interconnect Express) 기반의 Chiplet 아키텍처에서는 다이(Die) 간 피드쓰루 대신 TSV(Through-Silicon Via)와 마이크로범프를 활용하는 하이브리드 접근이 늘고 있습니다.
→ EDA 툴의 자동화 진화 — Synopsys Fusion Compiler와 Cadence Innovus 등 최신 EDA 도구들은 피드쓰루 경로를 자동으로 최적화하는 기능을 강화하고 있어, 수동 설정의 부담이 점차 줄어들고 있습니다.
📋 핵심 요약 — 피드쓰루 설계 Quick Reference
| 항목 |
핵심 내용 |
주의 등급 |
| 배선 혼잡도 |
블록 내부 빈 레이어 활용으로 완화 |
✅ 장점 |
| 타이밍 |
직선 경로로 Wire length 단축 |
✅ 장점 |
| 크로스토크 |
인접 신호 간섭 → Keep-out Zone 필수 |
⚠️ 고위험 |
| IR Drop |
파워 메쉬 단절 리스크 |
⚠️ 고위험 |
| 전압 도메인 |
아이솔레이션 + 레벨 시프터 검토 |
🔶 중위험 |
| EM |
전류 밀도 검증 필수 |
🔶 중위험 |
피드쓰루는 SoC의 물리적 제약을 극복하는 강력한 도구이지만, 전력 설계와 신호 간섭이라는 양날의 검을 가지고 있습니다. 따라서 초기 플로어플래닝 단계에서부터 전압 도메인 분리와 파워 메쉬의 연속성을 보장하는 치밀한 전략이 필요합니다. 특히 3nm 이하 첨단 공정에서는 BSPDN, Chiplet 등 새로운 기술과의 조합을 통해 피드쓰루의 효용을 극대화할 수 있습니다.
📚 References: Synopsys Design Compiler Documentation (synopsys.com) | Cadence Innovus Implementation System (cadence.com)
본 콘텐츠는 일반적인 정보 제공 목적이며, 특정 설계 결정에 대한 전문적 자문을 대체하지 않습니다.
📄 Raw Data
SoC(System on Chip) 설계의 세계는 수억 개의 트랜지스터와 복잡한 배선들이 얽혀 있는 거대한 도시와 같습니다. 이 도시를 효율적으로 설계하기 위해 엔지니어들은 다양한 기법을 동원하는데, 그중에서도 물리적 설계(Physical Design) 단계에서 매우 중요한 개념이 바로 **피드쓰루(Feed-through)** 방식입니다. 오늘은 이 피드쓰루가 무엇인지, 그리고 설계와 파워 플랜 측면에서 어떤 고려사항이 있는지 심층적으로 알아보겠습니다.
### 1. 피드쓰루(Feed-through) 방식이란?
피드쓰루는 특정 **기능 블록(IP 또는 Macro)을 가로질러 다른 블록으로 신호를 전달하는 배선 방식**을 의미합니다. 쉽게 비유하자면, A라는 도시에서 C라는 도시로 가기 위해 B라는 도시의 시내를 거치지 않고, B 도시의 상공이나 지하를 관통하는 '고속도로'를 만드는 것과 같습니다.
아키텍처적으로 피드쓰루는 다음과 같은 모습을 가집니다.
```text
[ Source Block A ] ----> [ Intermediate Block B (Feed-through) ] ----> [ Destination Block C ]
| |
| (Signal just passes through) |
+-------------------------------+
```
위 그림에서 신호는 블록 B의 내부 로직과는 전혀 상관이 없지만, 물리적으로 블록 B의 영역을 통과하여 블록 C에 도달합니다. 보통 Top-level에서 라우팅(Routing) 공간이 부족하거나, 타이밍(Timing) 최적화를 위해 경로를 단축해야 할 때 이 방식을 사용합니다.
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### 2. 피드쓰루의 장점과 리스크
#### **주요 장점**
* **배선 혼잡도(Congestion) 완화:** 블록 사이의 좁은 채널에만 배선을 집중시키지 않고, 블록 내부의 빈 레이어(Layer)를 활용함으로써 전체적인 배선 효율을 높입니다.
* **타이밍 최적화:** 신호가 블록을 우회하지 않고 직선으로 가로지르기 때문에 와이어 길이(Wire length)가 짧아지고, 이는 곧 신호 지연(Latency) 감소로 이어집니다.
* **면적 효율성:** 블록 사이의 간격(Keep-out margin)을 넓히지 않아도 되므로 칩 전체 면적을 줄이는 데 유리합니다.
#### **리스크 및 단점**
* **물리적 복잡도 증가:** 블록 B를 설계할 때 자신의 로직뿐만 아니라 '통과하는 배선'을 위한 포트와 공간을 미리 확보해야 합니다.
* **신호 무결성(Signal Integrity) 문제:** 블록 B 내부의 고속 스위칭 신호가 피드쓰루 신호와 인접할 경우 **크로스토크(Crosstalk)** 현상이 발생하여 데이터 오류가 생길 수 있습니다.
* **타이밍 클로저(Timing Closure)의 어려움:** 피드쓰루 신호가 너무 길어지면 블록 내부에 버퍼(Buffer)를 삽입해야 하는데, 이는 블록 설계의 수정을 요구합니다.
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### 3. 파워 플랜(Power Plan)과 피드쓰루의 동작
피드쓰루 방식은 전력망 설계인 파워 플랜과 밀접한 관련이 있습니다. 특히 전압 도메인(Voltage Domain)이 다를 때 그 복잡성은 극대화됩니다.
#### **전압 도메인(Voltage Domain)이 다른 경우**
만약 신호를 보내는 블록 A는 1.0V인데, 가로지르는 블록 B가 0.8V 도메인이라면 어떻게 될까요?
1. **아이솔레이션(Isolation):** 피드쓰루 배선은 블록 B의 전원망과 전기적으로 완전히 분리되어야 합니다. 보통 특정 상위 금속 레이어(Higher Metal Layer)를 사용하여 블록 B의 로직 배선과 층을 달리합니다.
2. **레벨 시프터(Level Shifter) 고려:** 만약 피드쓰루 도중에 신호를 증폭하기 위해 버퍼를 삽입해야 한다면, 그 버퍼는 어느 전원을 써야 할까요? 블록 B의 전원을 쓴다면 레벨 시프터가 필요하고, 블록 A의 전원을 그대로 끌어온다면 블록 B 내부에 **Secondary Power Rail**을 깔아야 하는 운영적 부담이 생깁니다.
#### **클락 도메인(Clock Domain)이 다른 경우**
피드쓰루 신호는 보통 '단순 통과'이므로 물리적으로는 와이어일 뿐입니다. 하지만 타이밍 분석 관점에서는 매우 까다롭습니다. 블록 B의 클락과 상관없이 신호가 지나가기 때문에, 블록 B의 배치 및 배선(P&R) 툴이 이 신호를 블록 B의 일부로 오해하지 않도록 **False Path** 설정이나 물리적 제약 조건을 정교하게 걸어줘야 합니다.
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### 4. 파워 플랜 리스크와 운용 시 주의사항
파워 플랜 관점에서 피드쓰루를 잘못 다루면 칩 전체의 안정성이 흔들릴 수 있습니다.
* **IR Drop 리스크:** 피드쓰루 배선이 특정 레이어를 과도하게 점유하면, 해당 블록의 전력을 공급해야 할 파워 메쉬(Power Mesh)가 끊기거나 좁아질 수 있습니다. 이는 전압 강하(IR Drop)를 유발해 블록 B의 성능 저하로 이어집니다.
* **EM(Electromigration) 문제:** 좁은 공간에 피드쓰루 배선과 파워 라인이 밀집되면 전류 밀도가 높아져 금속 배선이 끊어지는 EM 문제가 발생할 수 있습니다.
#### **운용 측면에서 신경 써야 할 점**
1. **Feed-through Port 정의:** 블록 설계 초기 단계(Floorplan)에서 피드쓰루 신호가 들어오고 나갈 포트 위치를 정확히 고정해야 합니다.
2. **Keep-out Zone 설정:** 피드쓰루 배선 주변에 일정한 간격을 두어 노이즈 간섭을 최소화해야 합니다.
3. **Hierarchy 구조 관리:** Top-level 설계자와 Block-level 설계자 간의 긴밀한 커뮤니케이션이 필수입니다. 블록 내부의 빈 공간(White space)이 피드쓰루를 수용할 수 있는지 미리 계산되어야 합니다.
### 요약: 텍스트로 보는 물리적 구조
```text
[ Top Layer ] : ================ (Feed-through Wire: Block A to C) ================
| (Isolation Gap)
[ Mid Layer ] : [ Block B's Power Mesh (VDD/VSS) ] <-- 관통 배선으로 인한 Mesh 단절 주의
|
[ Low Layer ] : [ Block B's Logic Gates & Local Routing ]
```
피드쓰루는 SoC의 물리적 제약을 극복하는 강력한 도구이지만, 전력 설계와 신호 간섭이라는 양날의 검을 가지고 있습니다. 따라서 초기 플로어플래닝 단계에서부터 전압 도메인 분리와 파워 메쉬의 연속성을 보장하는 치밀한 전략이 필요합니다.
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## References
- [Synopsys Design Compiler Documentation](https://www.synopsys.com)
- [Cadence Innovus Implementation System](https://www.cadence.com)
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